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Xilinx Vivado2018.2 初体验:工程新建

        本文只是对于工程的流程做一说明,软件平台是基于Vivado 2018.2版本,文中没有出现代码部分,如果需要代码可在网上找合适的源码练习。博主后期会结合实际情况,提供更多源码在文中。此处请理解!         提示:在新建项目过程中,每一个界面的“&...

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Verilog HDL 历史发展和未来使命

        Verilog HDL(Hardware Description Language)是一种硬件描述语言,它是以文本形式来描述数字系统硬件的结构和行为的语言,用其可以表示硬件逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。        ...

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