Verilog HDL 历史发展和未来使命
Verilog HDL(Hardware Description Language)是一种硬件描述语言，它是以文本形式来描述数字系统硬件的结构和行为的语言，用其可以表示硬件逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
硬件描述语言是以一种高级语言为基础，加上一些特殊的约定而产生的，目的是为了实现RTL级仿真，用以验证设计的正确性，而不必像在传统的手工设计过程中那样，必须等到完成样机后才能进行实测和调试。
在硬件领域，有VHDL、Verilog HDL和SystemVerilog三种硬件描述语言。前两者是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。VHDL诞生于1982年。在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。而SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，并新近成为下一代硬件设计和验证的语言。
此文我们只是对于 Verilog HDL做相关介绍，其他的两种语言，请参看博客内的其他两篇文章（SystemVerilog 历史发展和未来使命 和 VHDL历史发展和未来使命）。
1981年Gateway Automation(GDA)硬件描述语言公司成立；
1983年该公司的Philip Moorby首创了Verilog HDL，Moorby后来成为Verrlog HDL-XL的主要设计者和Cadence公司的第一合伙人。
1984-1985年Moorby设计出第一个关于Verilog HDL的仿真器；
1986年Moorby对Verilog HDL的发展又做出另一个巨大的贡献，提出了用于快速门级仿真的XL算法。
随着Verilog HDL-XL的成功，Verilog HDL语言得到迅速发展。
1987年Synonsys公司开始使用Verilog HDL行为语言作为综合工具的输入。
1989年Cadence公司收购了Gateway公司，Verilog HDL成为Cadence公司的私有财产。
1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分开，并公开发布了Verilog HDL.随后成立的OVI（Open Verilog HDL International）组织负责Verilog HDL的发展，OVI由Verilog HDL的使用和CAE供应商组成，制定标准。
1993年，几乎所有ASIC厂商都开始支持Verilog HDL，并且认为Verilog HDL-XL是最好的仿真器。同时，OVI推出2.0版本的Verilong HDL规范，IEEE接收将OVI的Verilong HDL2.0作为IEEE标准的提案。
1995年12月，IEEE制定了Verilong HDL的标准IEEE1364-1995.
2001年，基于IEEE1364-1995版本，Verilog进行了修正和扩展，这部分内容后来再次被提交给电气电子工程师学会。这个扩展后的版本后来成为了电气电子工程师学会1364-2001标准，即通常所说的Verilog-2001。Verilog-2001是对Verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前，Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件包支持。
2005年，Verilog再次进行了更新，即电气电子工程师学会1364-2005标准。该版本只是对上一版本的细微修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。容易与电气电子工程师学会1364-2005标准混淆的是加强硬件验证语言特性的SystemVerilog（电气电子工程师学会1800-2005标准），它是Verilog-2005的一个超集，它是硬件描述语言、硬件验证语言（针对验证的需求，特别加强了面向对象特性）的一个集成。
2009年，IEEE 1364-2005和IEEE 1800-2005两个部分合并为IEEE 1800-2009，成为了一个新的、统一的SystemVerilog硬件描述验证语言（hardware description and verification language, HDVL）。
对于Verilog HDL未来的发展，博主没有什么深层次的分析，但是清楚未来的科技发展，几乎都是离不开硬件作为载体的，所以只是明确以下几点问题：
首先，能够支撑软件的运行是硬件设备，搭建硬件设备的是芯片，设计芯片是离不了RTL级仿真，用以验证设计的正确性；
其次，单纯的Soc已经是不能满足我们的实际需求了，大宽带，大数据流，快速运行，并行处理数据，高端的数字信号处理算法等等优点，都使得硬件平台集成复杂化，而其中像简单的CPLD,复杂的FPGA都承担了一定的关键角色；
最后，在我们的探索过程中，它可能会为新的开发语言奠定一定的基础，或是配合其他开发语音，更有效、快速、方便地进行产品开发。
