Xilinx Vivado2018.2 初体验：工程新建

        本文只是对于工程的流程做一说明，软件平台是基于Vivado 2018.2版本，文中没有出现代码部分，如果需要代码可在网上找合适的源码练习。博主后期会结合实际情况，提供更多源码在文中。此处请理解！

        提示：在新建项目过程中，每一个界面的“<Back”都是方便我们在操作过程中，可以返回去进行一些配置或是设置的修改。

        如下图是打开Vivado的主界面。

        点击“Next”。

        如下图所示，对项目文件命名，路径进行设置，点击“Next”进入下一页面。

        这里是初学的新建项目工程，我们只是做演示。对于大多数情况，我们就是选择“RTL Project”。可以认为是写代码。点击“Next”进入下一页面。

        “Add Sources”页面是增加相应的文件，或是Verilog HDL文件，或是VHDL文件，还有就是对于仿真语言进行设置，是Verilog HDL，VHDL还是Mixed。此处默认“Next”。注：根据自己使用的逻辑描述语言进行相关的选择。

        基于上图中“Create File”，此处做一说明。如下图所示，在新建文件的时候，我们是可以进行文件路径的配置的。

        该图是对于项目的中的相关约束设置，初学者可以忽略。直接点击“Next”。

        进入如下界面，是我们需要进行器件筛选还是板级筛选，一般情况，我们默认是选择器件，器件的选择方式一种是通过归类和特定参数来确定，一种是直接填入具体型号。所以，结合自己的项目，或是想以那个器件，自己确定。我们这里选择“XCZU7EV-FBVB900-1-i”,然后点击“Next”。

        该界面是汇总了新建项目过程中的一些具体信息，项目名称，是否存在文件，及其相关器件的信息。确认没有什么问题的情况下，直接点击“Finish”。

        点击上图的“Finish”之后，软件会对于之前的工程配置进行自动设定，需要等待片刻会看到如下所示的界面，也就是我们的工程工作界面。该界面在后期文章中具体进行相关导航，工具等详细描述。此处我们看到的是，在三处圈中的地方，我们可以添加或是创建相关需要的源文件。在File的工具下拉框中有“Add Sources”，同时也附有快捷键“Alt+A”。

        依上图描述，我们点击三处的任意一处“Add Sources”进行文件创建。如图中，有三种文件可添加或是新建，约束文件、设计源文件和仿真文件。此处选择了默认设计源文件，并点击“Next”。

        进入如下界面，和文章的第六个图中“新建文件”描述一样，创建设计源文件。在之前的新建流程中，我们默认直接“Next”。

        下图是新建的两个文件，一个是设计源文件BLINKLED.v，一个是仿真文件tb.v。在自己配置的07BLINKED的相应Source目录中。创建了这两个文件，就可以点击“Finish”。

        点击“Finish”之后，会弹出如下对话框。一个是模块定义，一般默认即可；一个是对于模块内的一些I/O在这个阶段就可以进行设置，如I/O对应器件的管脚，I/O的类型(输入/输出/或是双向)，还有就是bit位的确定(MSB/LSB)，请结合自己的情况选择是否在此处编辑。我这边默认直接点击“OK”完成。

        基本的一个项目新建的“基本流程”完成，可以通过点击如下图的两个文件名进入相应的文件。

        进入文件之后，我们可以看到有最基本的模板提供，我们重点关注的是我们编写逻辑的内容部分(module…endmodule)，对于模板中的有必要的话可以进行修改，如时间，设计者，实现功能，文件版本等等。如下是tb.v文件的截图。

        新建工程的指导就到此为止，感谢大家阅览。内容有不足之处，敬请谅解。该文章版权归“Hsuton”所有，如需转载，请说明出处，再次表示感谢和支持！